[Embedded] PLL (Phase-Locked Loop) Configuration

PLL (위상동기회로)는 입력 신호와 출력 신호에서 되먹임된 신호와의 위상차를 이용해 출력 신호를 제어하는 시스템이다. 입력된 신호에 맞춰 출력 신호의 주파수 조절이 목적이다. 입력 및 출력 위상을 동일하게 유지한다는 것은 입력 및 출력 주파수를 동일하게 유지한다는 것을 의미하므로 위상 고정 루프는 입력 주파수를 추적할 수 있다. 또한 주파수 분배기를 통합함으로써 PLL은 입력 주파수의 배수인 안정적인 주파수를 생성할 수 있다.

 

이러한 특성을 클락 동기화(clock synchronization), 복조(demodulation), 주파수 합성(frequency synthesis), 클락 배율기(clock multipliers), 잡음이 많은 통시 채널에서 신호 복구에 사용된다. 1969년 이후 단일 직접 회로로 완전한 PLL 빌딩 블락을 제공할 수 있게 되었으며, 오늘날에는 1헤르츠에서 기가 단위 헤르츠에 이르는 출력 주파수를 제공한다. 따라서 PLL은 라디오, 통신 컴퓨터(예: 마이크로프로세서에 정확한 타이밍의 클락 신호를 분배), 그리드 타이 인버터(grid-tie inverters, 태양광 및 배터리와 같은 DC 재생 가능 자원 및 저장 요소를 전력망에 통합하는 데 사용되는 전자 전력 변화기) 및 기타 전자 애플리케이션에 널리 사용되고 있다.

 

장점	단점
높은 정밀도: PLL은 매우 높은 정밀도로 광범위한 주파수를 생성 가능	복잡성: 더 복잡한 설정이 필요하고 칩 내의 PLL 회로에 대한 이해가 필요
유연성: 동적 주파수 스케일링이 가능해 즈각적인 주파수 변경이 필요한 애플리케이션에 유용	잠금 시간: PLL은 원하는 주파수에 '고정'하는 데 시간이 필요하며, 이는 즉각적이지 않을 수 있음
안정성: 일단 잠기면(locked) 입력 클락에 약간의 변동이 있더라도 PLL은 안정적인 주파수 출력을 제공	전력 소비: 일반적으로 더 간단한 클락킹 메커니즘에 비해 더 많은 전력을 소비

 

참고

- https://ko.wikipedia.org/wiki/%EC%9C%84%EC%83%81%EB%8F%99%EA%B8%B0%ED%9A%8C%EB%A1%9C